Design of efficient viterbi decoders for communication transceivers. IEEE 802.11a case study.
Palabras clave : 
Viterbi decoder.
Hardware implementation.
Verification.
HiL.
WLAN 802.11a.
Simulation.
Análisis paramétrico.
FPGA.
ASIC.
Fecha de publicación: 
jul-2016
Fecha de la defensa: 
21-jul-2016
Editorial : 
Servicio de Publicaciones. Univesidad de Navarra
Cita: 
ALONSO, Aritz. ""Design of efficient viterbi decoders for communication transceivers"".Irizar Picón, A. y Cortés Vidal, A. Tesis doctoral. Universidad de Navarra, 2016
Resumen
Forward error correcting techniques have become fundamental tools to obtain robust and reliable communication networks. In this reward, convolutional coders belong to a family of codes used in applications such as deep space communications, LTE, GSM, UWB and WLAN. The Viterbi algorithm is a maximum likelihood decoder for convolutional codes. It operates recursively and in each iteration it discards the less probable messages that can have been transmitted. It is estimated that the Viterbi decoder is the most complex entity of the receiver chain of a multicarrier transceiver. In this research work the architecture of a flexible and parameterizable Viterbi decoder is presented. This flexibility allows us to quickly modify our architecture so that it decodes any given convolutional code. This way we can easily compare our implementation with other alternatives found in the literature. The decoder description does not make use of external or proprietary IPs, so the decoder can be easily ported to any FPGA manufacturer or ASIC technology. The Viterbi decoder is one of the most important building blocks of the receiver chain of a transceiver, and its performance is a clear indicator of the Bit Error Rate (BER) or Packet Error Rate (PER) we can expect from the system. The parametrization of our decoder implementation allows us to make trade offs between the complexity, area resource utilization, achievable clock speed and decoding capacity of the transceiver. However, making such a parametrical analysis, specially when the entire transceiver architecture is being analyzed under different channel configurations, is a time consuming task. In order to overcome this limitation, in this research work a fast Hardware in the Loop (HiL) evaluation platform has been designed. This platform allows us to quickly compare different decoder configurations and evaluate the performance of the transceiver architecture in which they are embedded. The HiL platform has proven to significantly reduce the simulation time of other alternatives such as RTL simulators. The case study of the parametrical analysis has been WLAN 802.11a. In this research work the sources of a WLAN 802.11a compliant transceiver have been obtained. The transceiver architecture is functional up to the MAC layer of the standard, and it includes complex components such as a time and offset synchronizer and equalizer and phase offset tracker. Also, during this research work a simple hardware oriented demapping algorithm has been proposed. By means of the HiL platform, the Viterbi decoder architecture has been optimized in terms of area resource utilization and its PER performance curves have been obtained for different transmission modes supported by the WLAN standard.
Las técnicas de corrección de errores se han convertido en herramientas fundamentales para obtener redes de comunicación robustas y fiables. En este aspecto, los códigos convolucionales pertenecen a una familia de códigos usados en aplicaciones como comunicaciones de espacio profundo, LTE, GSM, UWB y WLAN. El algoritmo de Viterbi es un decodificador de máxima verosimilitud para códigos convolucionales. Opera de forma recursiva y en cada iteración descarta los mensajes que han sido transmitidos con menor probabilidad. Se ha estimado que el decodificador de Viterbi es la entidad de mayor complejidad en la cadena de recepción de un transceptor multiportadora. En este trabajo de investigación se presenta la arquitectura de un decodificador de Viterbi flexible y parametrizable. Esta flexibilidad permite modificar de forma rápida la arquitectura para poder decodificar cualquier código convolucional. De esta manera es posible comparar de forma rápida nuestra arquitectura con otras propuestas presentes en la literatura. La descripción del decodificador no hace uso de ninguna IP externa, por lo que el decodificador puede ser portado rápidamente a cualquier fabricante de FPGA o tecnología ASIC. El decodificador de Viterbi es uno de los bloques funcionales más importantes de la cadena de recepción de un transceptor, y su rendimiento es un claro indicador de las curvas de Tasa de Error de Bit (en inglés, Bit Error Rate o BER) o Tasa de Error de Paquete (en inglés, Packet Error Rate o PER) que podemos esperar del sistema. La parametrización de nuestro decodificador permite efectuar concesiones entre la complejidad, utilización de recursos de área, máxima velocidad de reloj y capacidad de decodificación del transceptor. Sin embargo, hacer un análisis paramétrico del transceptor, especialmente cuando éste debe ser analizado bajo distintas condiciones de canal, es una tarea que requiere mucho tiempo. Para superar esta limitación, en este trabajo de investigación se ha propuesto una plataforma rápida de verificación basada en Hardware-in-the-Loop (HiL). Esta plataforma permite comparar de forma rápida distintas configuraciones del decodificador y evaluar el rendimiento de la arquitectura del transceptor en la que se integra. La plataforma HiL ha demostrado reducir notablemente el tiempo de simulación comparada con alternativas como simulaciones RTL puras. El caso de estudio del análisis paramétrico ha sido WLAN 802.11a. Para este trabajo se han obtenido las fuentes de un transceptor compatible con el estándar WLAN 802.11a. La arquitectura del transceptor es funcional hasta la capa MAC del estándar, e incluye bloques de procesamiento complejos como un sincronizador de error de frecuencia y tiempo y un ecualizador de canal con seguimiento de fase. A lo largo de la realización de este trabajado de investigación también se ha propuesto un algoritmo sencillo de demapeo orientado a hardware. Por medio de la plataforma HiL la arquitectura del decodificador de Viterbi ha sido optimizada en términos de utilización de recursos hardware y se han obtenido las curvas de rendimiento PER para distintos modos de transmisión aceptados por el estándar WLAN.

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